შეწირულობა 15 სექტემბერს 2024 – 1 ოქტომბერს 2024
თანხის შეგროვების შესახებ
წიგნების ძებნა
წიგნები
შეწირულობა:
21.6% ამოწურულია
შესვლა
შესვლა
ავტორიზებულ მომხმარებლებს აქვთ წვდომა:
პერსონალური რეკომენდაციები
Telegram ბოტი
ჩამოტვირთვის ისტორია
გაგზავნეთ Email-ზე ან Kindle-ზე
კრებულების მართვა
შენახვა რჩეულებში
პირადი
წიგნის მოთხოვნა
შესწავლა
Z-Recommend
წიგნების სარჩევი
ყველაზე პოპულარული
კატეგორია
მონაწილეობა
დახმარება
ატვირთვები
Litera Library
ქაღალდის წიგნების შეწირვა
ქაღალდის წიგნების დამატება
Search paper books
LITERA Point-ის გახსნა
საკვანძო სიტყვების ძებნა
Main
საკვანძო სიტყვების ძებნა
search
1
Verilog by Example: A Concise Introduction for FPGA Design
Full Arc Press
Blaine Readler
verilog
module
input
reset
clock
clk
memory
output
port
signal
synthesis
fpga
posedge
simulation
count
statement
enable
parameter
signals
active
dat_in
delay
operation
define
outputs
initial
flop
assign
clocks
in2
parameters
conditional
defines
endmodule
implementation
registers
assignment
inl
out_1
statements
testbench
counter
functions
values
vendor
defined
statereg
buffer
combinatorial
function
წელი:
2011
ენა:
english
ფაილი:
PDF, 5.77 MB
თქვენი თეგები:
0
/
0
english, 2011
2
Примеры проектирования цифровых устройств с использованием языков описания аппаратуры
Стешенко В.
next_state
reset
std_logic
clk
mux_out
input
data_out
output
data_in
enable
vhdl
verilog
downto
st0
std_logic_vector
architecture
port
endmodule
library
module
st4
ieee.std_logic_1164
pres_state
yout
behav
endcase
preset
mux
fsm
st3
clock
st2
gate
width
behave
elsif
posedge
pout
shift
clk’event
mpumep
onucahua
abtomata
count
софт
equality
moore
muxout
outputs
b00
ენა:
russian
ფაილი:
ZIP, 393 KB
თქვენი თეგები:
0
/
0
russian
1
მიჰყევით
ამ ბმულს
ან Telegram-ში მოძებნეთ „@BotFather“ ბოტი
2
გაგზავნეთ ბრძანება /newbot
3
შეიყვანეთ თქვენი ბოტის სახელი
4
შეიყვანეთ მომხმარებლის სახელი ბოტისთვის
5
დააკოპირეთ BotFather-ისგან ბოლო შეტყობინება და ჩასვით აქ
×
×